素子ばらつきを考慮した,高精度パイプライン方式A/D変換器の利得誤差低減に関する検討(アナログ・デジアナ・センサ,通信用LSI)
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概要
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パイプライン方式A/D変換器は高速動作が可能であり,小規模回路で構成出来るなどの特徴を持っているが,高精度化,多ビット化を実現しようとする場合,素子ばらつきの影響が問題となってくる.この素子ばらつきのためA/D変換に誤差が生じ,その結果として回路全体のダイナミックレンジが減少する.本論文では,サンプリングタイミングごとにほぼ同量で逆極性の誤差を持つ2つの出力信号を作成し,この両信号の平均を採ることで出力信号中に含まれる誤差を打ち消すという,素子ばらつきに影響されない,利得誤差を低減した新たなA/D変換方式を提案した.更に,C言語を用いたシステムシュミレーションにより以上の効果について検証した.その結果,利得誤差が低減出来ることが確認された.
- 社団法人電子情報通信学会の論文
- 2003-09-04
著者
-
杉本 泰博
中央大学理工学部
-
杉本 泰博
中央大学
-
杉本 泰博
中央大学大学院理工学研究科電気電子情報通信工学専攻
-
杉本 泰博
中央大学理工学研究科電気電子情報通信工学専攻
-
合田 裕二
中央大学理工学研究科電気電子情報通信工学専攻
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