FPGAを用いたKa帯64素子受信DBFアンテナの構成
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概要
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衛星や成層圏プラットホームを用いた将来の広帯域無線通信システムにおいて, 搭載用アンテナとして, 多機能なディジタルビームフォーミング(DBF)アンテナが有望である。しかし, 高アンテナ利得を得るために数十あるいはそれ以上の素子数が必要であり, 実用化に向けて, ディジタル信号処理の効率化, 高速化が鍵となろう。今回, 並列処理が可能なFPGAでディジタル信号処理部を構成したKa帯64素子受信用DBFアンテナ装置を開発した。本装置では, 既知の参照系列を利用した最大比合成(MRC)演算による復調により, 最大4ユーザまでの空間分割多元接続(SDMA)実験が可能である。本稿では, 本装置のハードウェア構成および回路構築に必要なゲート規模等を紹介する。
- 社団法人電子情報通信学会の論文
- 2001-10-11
著者
-
大堂 雅之
通信総合研究所横須賀無線通信研究センター
-
三浦 龍
通信総合研究所
-
川口 順也
明治大学 理工学部
-
川口 順也
明治大学
-
川口 順也
Department Of Electronics And Communication School Of Science And Technology Meiji University
-
野沢 英基
明治大学
-
三浦 龍
通信総合研
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