セル最適化によるCMOS論理回路の合成
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概要
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テクノロジー・マッピングは通常、入力された論理関数をあらかじめ用意された限られた種類のスタンダードセルに置換する操作として完式化される。本研究ではCMOSプロセスを対象に、より詳細な最適化を目的として、CMOS論理セルの合成と置換を平行して行なうマッピング方法を提案した。提案法では、多段化された論理関数に対し、ダイナミック・プログラミング法による最適セル置換探索と枝付加・節点短絡・枝開放操作によるCMOSセルの簡単化を同時実行する。ついで、RC遅延モデルに基づく各セル内のトランジスタサイズの最適化により、夕イミング制約を満足し、かつ面積最小のCMOS論理回路を合成する。最後に、システムの試作と合成実験により、手法の有効性を確認した。
- 社団法人電子情報通信学会の論文
- 1996-03-08
著者
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金子 峰雄
東京工業大学工学部電気・電子工学科
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金子 峰雄
東工大
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田 嘉霖
東京工業大学 工学部 電気・電子工学科
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佐々木 将央
東京工業大学 工学部 電気・電子工学科
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佐々木 将央
東京工業大学 電気・電子工学科
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金子 峰雄
東京工業大学 工学部 電気・電子工学科
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