配線抵抗を考慮した遅延最適化手法

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概要

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本手法は、実配線された回路の配線抵抗/容量を合成システムにバックアノテートし、配線上にバッファを挿入することで配線形状を大きく変更せずに遅延最適化する手法である。従来手法のように合成システムで配線形状を見積もらず、さらに挿入したバッファの位置をレイアウト上で忠実に再現することで正確な遅延解析が可能になる。そのため、論理合成とレイアウトの繰り返し回数を削減でき、LSIの設計時間を大幅に短縮できる。本バッファ挿入手法とゲートサイジングを組み合わせることで約33%の遅延削減することを確認した。
社団法人電子情報通信学会の論文
1996-12-13

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