π/4-QPSK用32kbit/s実時間処理VLMS-MLSE等化器の構成と特性

概要

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本論文は高速信号処理が可能な適応型MLSE (Maximum Likelihood Sequence Estimation) 等化器のハードウェア回路による実現方法, およびその特性について述べている. 伝送路推定アルゴリズムとしては回路構成の比較的簡易なVLMS (Variable-gain Least Mean Squares) アルゴリズムを適用し, フェージングへの追従性向上のため状態ごと推定法を適用している. 更に, サンプリング位相による特性劣化の問題を排除するために分数間隔サンプルの構造を採用している. まず, 伝送路推定と系列推定を効率良く行うためのパイプライン処理の方法, および分数間隔VLMSアルゴリズムにおける行列演算の排除による演算量削減方法について述べている. 試作したVLMS-MLSE等化器はエアインタフェース384kbit/sのπ/4-QPSK信号を32kbit/sで実時間処理可能であり, 遅延スプレッド500nsの2波レーリーフェージング伝送路においてフロア誤りを10^<-5>以下に抑圧し, BER=10^<-3>点において5dBのダイバーシチ利得があることを示している. また, 選択ダイバーシチ受信系に試作した等化器を適用した場合, 同様の伝送路において遅延波なしの遅延検波の理論値と同じ特性をもつことを実験的に検証している.
社団法人電子情報通信学会の論文
1997-06-25