二電源低消費電力設計手法とパワー解析
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概要
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二電源低消費電力設計手法は, LSIのコア内部で, 従来電源電圧(VDDH)と低電源電圧(VDDL)を使って低消費電力化する手法である. 論理回路のノン・クリティカルパスのみ, VDDLで動作させることで, 高性能の維持と低消費電力を同時に達成することができる. この二電源低消費電力設計手法は, 二電源混在構造の生成CADと自動レイアウト手法からなり, メディアプロセッサ Mpact^<TM>のランダムロジック部に対して適用した. 適用結果に対するパワー解析を通じて, 適用部分に対しては56%, I/0を除いたコア内部に対しては31%の電力削減効果があることが分かった.
- 社団法人電子情報通信学会の論文
- 1997-10-16
著者
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石川 貴史
株式会社東芝半導体事業本部
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金沢 正博
株式会社東芝半導体事業本部
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金沢 正博
(株)東芝 半導体事業本部
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宇佐美 公良
(株)東芝 半導体事業本部
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五十嵐 睦典
(株)東芝 半導体事業本部
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石川 貴史
(株)東芝 半導体事業本部
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野上 一孝
(株)東芝 半導体事業本部
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野上 一孝
株式会社東芝半導体事業本部
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