全数入力パリティ検査による論理回路の組込み自己テスト
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概要
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従来,パリティ検査によるオンライン自己検査性回路の構成法が多くの研究者によってなされてきた.近年,この方式を,VLSI(論理回路)チップの検査に利用しようとする試みも幾つかなされてきている.チップ検査に利用するこの手法は,Fault Secure性を必ずしも満たさないが,通常動作中に検査を同時に行なえる利点もある.この手法に対して,シミュレーション検査を行って,任意の故障(単一固定縮退故障を仮定)検出を保証する回路構成法も提案されているが,まだアイデアの域を出ていない.ここでは,このパリティ検査方式によるチップ検査のための組込み自己テストの回路構成法と,そのためのシミュレーション対象故障集合の縮小化等を提案する.この方式では,元の回路は組合せ回路化され,パターン発生器によって全数入力が与えられて,パリティ検査によって検査される.
- 社団法人電子情報通信学会の論文
- 1995-03-27
著者
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