ボルツマンマシンにおける各種故障の影響
スポンサーリンク
概要
- 論文の詳細を見る
本研究では, ボルツマンマシンのニューロン内部の各種の故障が, 解の導出にどの程度影響があるかを調べることを目的とする. そこで, ニューロンの出力線の単一縮退故障とニューロン内部の各種の故障を仮定する. それらの故障を挿入したボルツマンマシンで, 巡回セールスマン問題とNクイーン問題を解き, 故障がボルツマンマシン全体に及ぼす影響を調べる. その結果, ニューロン内部故障には縮退故障より故障の影響の小さいものから大きいものまであることが, 判明した. アナログニューロンモデルとディジタルニューロンモデルの両方について検討している.
- 社団法人電子情報通信学会の論文
- 1996-08-26
著者
関連論文
- 状態遷移図と組合せ回路部テストを利用した順序回路のテスト生成
- テスト容易化合成による順序回路UIO系列生成時間の短縮化
- 組合せ回路部テストと状態遷移を利用した順序回路のテスト生成
- 状態遷移を利用した順序回路のテスト生成法
- 情報家電間の親和性・競合性に基づく連携動作支援手法(HIP一般(2),顔・ジェスチャの認識・理解)
- 情報家電間の親和性・競合性に基づく連携動作支援手法(HIP一般(2),顔・ジェスチャの認識・理解)
- 粗粒度動的再構成可能デバイスのPE部テストのためのDFT(高信頼アルゴリズム,ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- 粗粒度動的再構成可能デバイスのPE部テストのためのDFT(高信頼アルゴリズム,ディペンダブルコンピュータシステムとセキュリティ技術及び一般)
- 計算機資源の提供・募集が可能な計算機クラスタ(安全性及び一般)
- 計算機資源の提供・募集が可能な計算機クラスタ
- Wormhole方式を基にしたバックトラック可能な耐故障スイッチング(ディペンダブルソフトウェアとネットワーク)
- D-10-12 ゲート内容量を考慮した遅延故障テスト
- SD-2-1 フォールトトレラントシステム研究会の活動と名称変更
- D-10-10 マルチコンテキストFPGAのメモリ部の故障検出
- D-10-9 マルチコンテキストFPGAのコンテキスト選択部の故障検出
- D-10-8 プログラマブルユニットを用いるSOCの欠陥救済設計
- チェックポイント比較方式高信頼計算機クラスタ
- 決定論的遅延故障BISTの最適シード決定法
- 決定論的遅延故障BISTの最適シード決定法
- 決定論的遅延故障BISTの最適シード決定法
- PD-3-5 テストと欠陥回避設計
- 並列計算機のキャッシュ利用チェックポイント取得
- 並列グラフ簡約にもとづく関数プログラムの耐故障性
- D-10-5 相互結合網のトラヒック分散モデルの提案
- FTS2000-21 一般化階層型完全結合網の諸性質
- FTS2000-20 一般化階層型完全結合網のルーティングアルゴリズム
- 階層型ニューラルネットワークの符号利用によるフォールトトレラント構成
- 移動体環境における誤り回復方式の提案
- 階層型ハイパーキューブ網の耐故障ルーティングアルゴリズム
- 階層型ハイパキューブ相互結合網におけるルーティングアルゴリズム
- D-10-5 相互結合網における新しいデッドロック回復機構
- モバイルネットワーク環境における移動距離を考慮した誤り回復方式の提案
- ハイパキューブの耐故障経路選択算法の耐リンク故障への拡張
- D-10-12 モバイル環境における移動距離に基づく誤り回復方式
- D-6-12 HHC網におけるルーティングアルゴリズムの改良
- モバイルネットワーク環境における誤り回復方式の提案
- マルチプロセッサ型計算機における新しいチェックポイント方式
- ハイパキューブの耐故障経路選択算法の評価
- 次数が一定な階層型完全結合網の提案
- 全到達可能性によるハイパキューブの耐故障経路選択算法
- 階層型完全結合キューブ網
- ハイパキューブ結合網の耐故障経路選択算法
- WWWを利用した個人適応型CAIシステム方式の提案(教育情報の解析と数理モデル/一般)
- ハイパキューブの耐故障経路選択算法の拡張
- 再構成可能な次世代計算機アーキテクチャの基礎検討
- VLSIにおける全数入力テストのための検査点挿入算法
- GAによるパストランジスタ論理回路のテストパターン生成
- フォートトレラント階層型ニュラルネットワークの動的構成
- 階層型ニューラルネットワークのフォールトトレラント学習
- ハイパキューブにおける耐故障経路選択算法
- SIMD型計算機における新しいチェックポイント方式
- 収束可制御性を用いたパーシャルスキャン FF の選択手法
- WSIネットワーク配線の欠陥救済とハイパキューブへの適用
- シフトチャネルを用いたWSIハイパキューブの構成法
- 2-シャノン展開を用いた遅延故障のロバストテスト可能な組合せ論理回路の合成
- ボルツマンマシンにおけるニューロン内部故障の影響
- FPGAの配線領域に対する欠陥救済
- FPGAの配線領域に対する欠陥救済
- D-10-6 構成データのシフトによる欠陥救済容易なFPGA
- 分散移動システムのためのチェックポイント手法の提案
- 組合せ回路部テストと状態遷移を利用した順序回路のテスト生成
- 三値論理のパーシャルスキャンFF選択への適用
- 出力線付加による順序回路のUIO系列生成とテスト
- 出力線付加による順序回路のUIO系列生成とテスト
- D-10-7 確率的可制御性を用いたパーシャルスキャンFF選択
- D-10-2 ランダム入力による到達可能状態探索とスキャンFF選択
- 到達可能状態を考慮したパーシャルスキャンFF選択手法
- 到達可能状態を考慮したパーシャルスキャンFF選択手法
- 到達可能状態を考慮したパーシャルスキャンFF選択手法
- 到達可能状態計算のための順序回路の確率的モデル
- 有効テストパターン数によるパーシャルスキャンFFの選択手法の評価
- ノイズ注入によるニューラルネットワークのフォールトトレランスと汎化能力の向上
- TRAINING METHOD FOR FAULT TOLERANT FEEDFORWARF NEURAL NETWORK
- パストランジスタ回路の開放故障検出テスト
- パーシャルスキャン化順序回路の内部状態到達率
- ボルツマンマシンにおける各種故障の影響
- 遺伝的アルゴリズム並列処理のフォールトトレランス評価
- マルチプロセッサによる遺伝的アルゴリズム処理のフォールトトレランス実験
- 全数入力パリティ検査による論理回路の組込み自己テスト
- 一般化階層型完全結合網の諸性質
- FPGAのためのC-テスト可能な設計の必要性