電磁界シミュレーションを用いた抵損失オンチップ整合回路用Si基板の基板抵抗率の検討
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概要
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電磁界シミュレーションよりコプレーナ線路の伝送損失, 特性インピーダンスと基板抵抗率との関係を明らかにし, オンチップ整合回路の誘電体損失が低減可能な基板抵抗率について検討を行った.電磁界シミュレーション結果から, 基板抵抗率の減少とともに等価的な地導体面が変動し, コプレーナ線路からマイクロストリップ線路へ伝送モードの変換が起こることを確認した.伝送損失は, この伝送モードの変換領域にて最大となり, 特性インピーダンスは基板抵抗率の減少とともに低くなる.オンチップインダクタをを構成するためには高インピーダンス線路が必要となるため, 抵損失でかつ高インピーダンス線路の実現が可能な基板抵抗率として1kΩcm程度以上の低抗率とするとよいことがわかった.さらに, 低抵抗基板と高抵抗基板上に2種類のスパイラルインダクタを試作し, 挿入損失とQ値および, 抽出したモデルパラメータ値を用いて基板抵抗率による損失比較を行った.
- 社団法人電子情報通信学会の論文
- 2001-12-14
著者
-
末松 憲治
三菱電機株式会社情報技術総合研究所
-
高木 直
三菱電機株式会社
-
中島 健介
三菱電機(株)情報技術総合研究所
-
中島 健介
三菱電機株式会社
-
石田 修己
韓国情報通信大学工学部
-
伊山 義忠
三菱電機株式会社鎌倉製作所
-
石田 修己
三菱電機株式会社
-
石田 修己
三菱電機株式会社情報技術総合研究所
-
小野 政好
三菱電機株式会社
-
末松 憲治
三菱電機株式会社
-
久保 俊次
三菱電機株式会社 情報技術総合研究所
-
伊山 義忠
三菱電機株式会社情報技術総合研究所
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