3同調形DDS駆動PLLシンセサイザとその低スプリアス周波数設定法
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概要
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DDS駆動PLLシンセサイザは位相雑音の劣化を伴うことなく狭チャネル間隔を実現できる. しかし, DDSによるスプリアスレベルが高く, 高周波領域での利用は限られている. 本報告では, DDSのスプリアスを抑制するために3同調形DDS駆動PLLシンセサイザとその低スプリアス周波数設定法を提案し, 理論検討および実験結果について述べている. まず本提案のシンセサイザは, DDSおよび2つの分周器を同調する方式とし, DDSのスプリアスをPLLの帯域外となるように, DDSおよび2つの分周器の周波数設定パラメータを設定している. 700MHz帯で周波数間隔1Hz以下のシンセサイザを試作し, 位相雑音-80dBc/Hz@10kHzおよびスプリアスレベル-50dBc以下を得ている. これらの性能はインテルサットの規格(IESS-308)を満足している.
- 1996-07-23
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