冗長2進数多入力加算回路の一構成法

概要

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冗長2進数による加算は, 語長に無関係な演算時間で並列に行えることが知られている.本論文では, この性質を維持しつつ多数のオペランドを同時に加算可能な, 新しい冗長2進数多入力加算ハードウェアアルゴリズムを提案する.この手法では, 各オペランドを偶数けた同士及び奇数けた同士で別々に加算することにより, 同時に6個のオペランドを並列に加算できる.また, この手法を双方向電流モード方式のMOSトランジスタにより回路構成する方法を示す.構成した回路は語長が増えても常に一定の演算時間で6重加算が可能であり, 2進数のCMOS 4-2 compressorを用いた加算回路と比較しても, 128ビット6重加算では約65%の遅延時間で加算ができる.また, 2入力の冗長2進数加算回路をトリー構造に配列した場合も語長に依存しない加算が可能だが, この場合に比較しても約2/3の遅延時間で加算することができる.シミュレーションによりこのことを確かめ, 提案手法により高速な高精度乗算などに適した加算回路を実現できることを示す.
社団法人電子情報通信学会の論文
2001-09-01