300MIPS 300MFLOPS4命令同時実行のCMOSスーパースカラ型マイクロプロセッサ
スポンサーリンク
概要
- 論文の詳細を見る
今回、動作周波数75MHz、最大4命令同時実行可能なピーク性能3000MIPSのスーパースカラ型RISCマイクロプロセッサを開発した。本チップは64ビットアーキテクチャで構成され、64ビットの整数演算パイプライン、16Kバイトの命令キャッシュ、16Kバイトのデータキャッシュ、1Kエントリの分岐予測キャッシュ、384エントリのTLBを内蔵し、外付けの浮動小数点ユニットは最大性能300MFLOPSになる。0.5μmCMOS技術で製造し、チップ寸法は17.34×17.30mm^2、トランジスタ数は2.6Mトランジスタ。パッケージは591ピンのCPGAで、その内信号ピンは382ピン。消費電力は、電源電圧が+3.3V、動作周波数が75MHzで13Wになる。
- 社団法人電子情報通信学会の論文
- 1994-04-21
著者
-
幾見 宣之
(株)東芝 マイクロエレクトロニクス技術研究所
-
沢田 和宏
東芝半導体技術研究所
-
平野 勝士
(株)東芝 マイクロエレクトロニクス技術研究所
-
近藤 勝久
(株)東芝 マイクロエレクトロニクス技術研究所
-
平野 勝士
東芝半導体デバイス技術研究所
-
幾見 宣之
東芝半導体デバイス技術研究所
-
永松 正人
東芝半導体デバイス技術研究所
-
高柳 俊成
東芝半導体デバイス技術研究所
-
田中 茂
東芝半導体デバイス技術研究所
-
近藤 勝久
東芝半導体デバイス技術研究所
-
沢田 和宏
東芝半導体デバイス技術研究所
-
永松 正人
株式会社東芝.半導体デバイス技術研究所.システムulsi技術開発部
関連論文
- Floating Body RAM技術開発及びその32nm nodeへ向けたScalability(新メモリ技術とシステムLSI)
- 110MHz/1Mbit同期式TagRAM
- Variable Latency Pipeline(VLP)を用いた1GHz ALUデータパス
- Variable Latency Pipeline(VLP)を用いた1GHz ALUデータパス
- Variable Latency Pipeline(VLP)を用いた1GHz ALUデータパス
- 300MIPS 300MFLOPS4命令同時実行のCMOSスーパースカラ型マイクロプロセッサ
- アーキテクチャレベル消費電力見積りシミュレータの開発
- アーキテクチャレベル消費電力見積りシミュレータの開発
- 64ビットCMOSスーパースケーラーマイクロプロセッサ
- 150MIPS/W組み込み用CMOS RISCプロセッサ
- コンフィグラブルプロセサを用いたスマートカー向け画像認識LSI
- コンフィグラブルプロセサを用いたスマートカー向け画像認識LSI
- 32Kバイト集積形キャッシュメモリ