大規模論理回路のディレイ解析支援手法の一考察
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概要
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計算機処理速度の高速化に伴い、論理回路の全パスにおける信号遅延時間(以下ディレイと呼ぶ)を考慮しなければ、高速な計算機設計が不可能となっている。一方、大規模化する論理回路において、全パスのディレイを把握し、チェックする事は、そのパス数の膨大さから、非常に困難な事である。本報告では、大規模論理回路の全パスにおけるディレイを、効率良く把握し、チェックする為、3段階のパスディレイ計算モードを用いたディレイ解析支援手法について述べる。
- 一般社団法人情報処理学会の論文
- 1990-03-14
著者
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馬場 裕之
日立コンピュータエンジニアリング(株)
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浦城 恒雄
(株)日立製作所
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本郷 秀知
日立コンピュータエンジイアリング(株)
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豊島 礼治
日立コンピュータエンジニアリング(株)
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柳田 友厚
(株)日立製作所
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豊島 礼治
日立コンピュータエンジニアリング
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