遅延時間・電気的制約を考慮した入出力端子割付けシステム

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概要

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• 近年コンピュータシステムの高速化、大規模化、高密度実装化が進み、基板配線による遅延時間の影響が大きくなるのと同時に、電気的制約によるネット長の制約が大変厳しくなってきている。今回、仮想配線長を短くすると共に電気的制約違反を少なくすることが可能な基板の入出力端子割付けシステムを開発したので、報告する。

• 一般社団法人情報処理学会の論文
• 1990-03-14

著者

• 永井 正彦

  (株)日立製作所

• 森国 満

  日立コンピュータエンジニアリング(株)

• 豊島 礼治

  日立コンピュータエンジニアリング(株)

• 柳田 友厚

  (株)日立製作所

• 西山 良範

  (株)日立製作所

• 豊島 礼治

  日立コンピュータエンジニアリング

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