マクロブロック入りSOG向き階層的概略配線
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概要
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最近、エンベディドアレイ(embedded-array)とよばれるゲートアレイが登場した。これは設計と製造の時間を短縮するためにCPUコア、ROM、RAMなどのマクロブロックが埋め込まれた領域を持つものである。また、SOG(Sea-of-Gates)の回路規模は年々増加している。本論文では、大規模なマクロブロック入りのSOGを高速に概略配線する階層的配線手法について述べる。階層的な手法がその高速性のメリットから研究されてきた。Lautherの方法は、配線領域をカットラインで2分割する処理を繰り返す階層的配線手法である。このような階層的な手法は、高速な配線のために非常に重要である。しかし、この概略配線は均一な配線領域を仮定したものであり、マクロブロック入りのゲートアレイに直接適用することは不可能である。階層的な方法は一般に配線リソースがチップ上で不均一に分布している不規則な構造の問題に弱点をもつからである。一方、マクロブロックのみからなるモデルを対象とした階層的概略配線の提案もあるが、これはチャネル構造のモデルに基づいているために二次元的な規則的な概略格子モデルに基づくマクロブロック入りのチャネルレスゲートアレイには適用することは出来ない。本論文の概略配線の特徴は、マクロブロック込みのゲートアレイを扱える領域分割のスケジューリングにある。
- 社団法人情報処理学会の論文
- 1993-03-01
著者
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