VLIWコンパイラにおけるスピルコード最適化

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VLIW計算機では、コンパイラの最適化処理において、命令をスケジュールして並列度の高いオブジェクトコードを生成し、プロセッサの性能を引き出している。命令を効果的にスケジュールするためには、変数をできるだけ仮想レジスタに割付ける必要がある。仮想レジスタは最終的に物理レジスタに割り当てる操作が必要であるが、このとき物理レジスタ数には制限があるので、割り当てられない仮想レジスタはメモリ上に配置される。これに伴う命令をスピルコードと呼ぶ。仮想レジスタを物理レジスタに割り当てるレジスタ割当を命令スケジュール前に行うか、スケジュール後に行うかは、オブジェクトコードの並列度とレジスタスピルの発生度に大きく影響する。スケジュール前にレジスタ割当を行うと、データの逆依存(レジスタ定義の前にあるレジスタ参照への依存)の原因となり、命令の並列性が十分に得られない。逆に命令スケジュールの後に行うと、命令のスケジューリングによって物理レジスタが不足する現象が起きやすくなり、その場合、スピルコードが実行サイクル数を増大させてしまう。このように実効命令サイクル数を最小にし、並列度を引き上げようとする命令並列化スケジューリングと、使用するレジスタ数を最小にすることは相反する関係にある。VLIW計算機ではコンパイラでの命令並列化か必須であること、スピルコードが必要になる場合は稀であることから、我々は並列化スケジューリングを優先し、スケジューリング後にレジスタ割当を行う方式を選択した。本稿では、並列化された命令列に対するスピルコード生成戦略とその最適化について述べる。
一般社団法人情報処理学会の論文
1995-03-15

VLIWコンパイラにおけるスピルコード最適化

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