トレース駆動型アーキテクチャシミュレータによる多段キャッシュを持つ共有バス結合型MPの性能評価

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多段キャッシュを持つ4CPU共有バス結合型マルチプロセッサにおいて,各種アーキテクチャパラメータの変化が,OSを含むシステム全体の性能に与える影響を,トレース駆動型シミュレーションに基づいて評価した.作業負荷として,UNIX OSの上での標準的ベンチマークの一つであるSPEC SDMトレースの一部を用いた.この結果,今回の実験条件のもとで,以下のことが明らかになった.(1)キャッシュコヒーレンシプロトコルは,無効化型の性能が放送型より優れ,Berkeley, Illinoisが最適であった.(2)2次キャッシュのマッピング方式は,ダイレクトマップから2-wayセットアソシエイティブにすることで性能向上が見られたが,それ以上のセット数の増加は効果が薄かった.(3)ダイレクトマップの2次キャッシュに対する小容量のvictim cache付与は,セットアソシエイティブ化を越える効果は観測されなかったが,セットアソシエイティブ化が困難な場合の選択肢となりうる可能性が示唆された.2次キャッシュの1.6%という小容量のvictim cache付与で,2-way化による性能向上のほぼ1/2に相当する効果がみられた.(4)2次キャッシュ容量の拡大と,バス幅の拡張が性能面にもたらすインパクトを,プロセッサ利用率とバス利用率の値として定量的に与えた.
1993-10-21

トレース駆動型アーキテクチャシミュレータによる多段キャッシュを持つ共有バス結合型MPの性能評価

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