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Nec システムipコア研 | 論文
- パスディレイテストにおける部分パスの遅延量推定手法(レイアウト,システムオンシリコンを支える設計技術)
- クロックスキューを吸収するラッチ設計の設計フロー
- 時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
- マルチFPGA実装における時間多重化I/O割り当て最適化手法(信号処理,LSI,及び一般)
- 時間多重化I/Oを用いたマルチFPGAシステムのための回路分割アルゴリズム
- Eclipse上に実装した組込みシステムのコード品質解析システム(SoC・解析,組込技術とネットワークに関するワークショップETNET2008)
- スキュー耐性の高い高効率Holdエラー補償手法(一般,ネットワーク,通信のための信号処理及び一般)
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- パスディレイテストを用いた部分パス遅延値推定手法(低電力設計と回路設計技術,システムオンシリコンを支える設計技術)
- 時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
- 時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
- 時間多重I/Oを考慮した回路分割手法(FPGA実装設計,FPGA応用及び一般)
- 回路構成の小変更に即した再配置手法(配置配線,システムオンシリコン設計技術並びにこれを活用したVLSI)
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- ラッチ設計を使ったホールドエラー補償手法
- ラッチ設計を使ったホールドエラー補償手法
- マルチFPGA実装における時間多重化I/O割り当て最適化手法(信号処理,LSI,及び一般)
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- クロック信号におけるばらつきが測定不要なデスキュー手法
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