スポンサーリンク
奈良先端科学技術大学院大学 情報科学研究科:科学技術振興機構crest | 論文
- CGMモデル及びBSPモデル上で選択及びソートを行う並列アルゴリズム(並列・分散)
- テスト実行時の温度均一化のためのテストパターン並び替え法(Iddqテスト・温度均一化,VLSI設計とテスト及び一般)
- メモリコアに対する組込み自己修復を考慮したSoCのテストスケジューリング(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
- メモリコアに対する組込み自己修復を考慮したSoCのテストスケジューリング(VLSIのテストII,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- メモリコアに対する組込み自己修復を考慮したSoCのテストスケジューリング(VLSIのテストII,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- メモリコアに対する組込み自己修復を考慮したSoCのテストスケジューリング
- 消費電力を考慮したマルチクロックドメイン SoC のテストスケジューリング(スケジューリング, VLSI 設計とテスト及び一般)
- 完全故障検出効率を保証するRTLデータパスの部分強可検査性に基づくテスト容易化設計法(半導体テスト,ディペンダブルコンピューティング論文)
- 完全故障検出効率を保証するデータパスの部分強可検査設計(上流 DFT, VLSI 設計とテスト及び一般)
- RTLパス数最小化のためのリソースバインディング法(スキャンテスト・テスト容易化高位合成,VLSI設計とテスト及び一般)
- 消費電力を考慮したマルチクロックドメインコアに対する再構成可能ラッパー設計(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 消費電力を考慮したマルチクロックドメインコアに対する再構成可能ラッパー設計(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 消費電力を考慮したマルチクロックドメインコアに対する再構成可能ラッパー設計(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 消費電力を考慮したマルチクロックドメインコアに対する再構成可能ラッパー設計(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 再構成可能結合ラッパーを用いた SoC のテストスケジューリング(スケジューリング, VLSI 設計とテスト及び一般)
- 単一端子変化遅延テストに基づくデータパスのテスト容易化設計
- 単一端子変化遅延テストに基づくデータパスのテスト容易化設計(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 単一端子変化遅延テストに基づくデータパスのテスト容易化設計(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 単一端子変化遅延テストに基づくデータパスのテスト容易化設計(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 単一端子変化遅延テストに基づくデータパスのテスト容易化設計(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)