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(株)東芝 半導体研究開発センター | 論文
- Ultra Low-k 膜(k=2.0)及び選択的バリア層CuSiNを適用した32nm世代向けCu配線技術
- ポーラス Low-k/Cu 配線におけるダメージ修復技術
- 45nm node 向け塗布ポーラス low-k 膜の材料設計
- 面型光増幅器における増幅特性の検討
- 相補型光配線技術
- フレキシブルマッピングリダンダンシ技術とアディショナルリフレッシュ方式を採用した1.6GByte/s 72Mb DRAM
- 次世代LSIバックエンドに向けた光配線技術
- 2ポートアンチヒューズセルを格子状に配置した65nm Pure CMOSプロセスで搭載可能なOne-time Programmableメモリ(メモリ技術(DRAM,SRAM,フラッシュ,新規メモリー))
- 白色LED向け高放熱性ウエーハレベル・チップスケール・パッケー・ジの開発(配線・実装技術と関連材料技術)