リング型バッファチェインとリングオシレータの共有構造を用いた完全デジタル型PMOS/NMOSプロセスばらつきモニタ回路 (集積回路)
スポンサーリンク
概要
- 論文の詳細を見る
- 電子情報通信学会の論文
- 2011-07-21
著者
関連論文
- PMOS/NMOSのプロセスばらつきを独立に検出するためのリング型バッファチェインを用いたオンチップモニタ(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- PMOS/NMOSのプロセスばらつきを独立に検出するためのリング型バッファチェインを用いたオンチップモニタ(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- C-12-39 インバータチェーンを用いたパルス幅メモリ(C-12.集積回路,一般セッション)
- C-12-23 小面積ディジタルプロセスばらつきモニタの特性評価(ばらつき補償・次世代回路,C-12.集積回路,一般セッション)
- A-3-15 セルレイアウトに対する光学パターン転写工程のばらつき耐性評価(A-3.VLSI設計技術,一般講演)
- A-3-12 キャラクタプロジェクションによる電子ビーム直描画技術におけるショット削減手法(A-3.VLSI設計技術,一般講演)
- A-3-20 非双対型CMOS回路に対応した複数列最小幅トランジスタ配置手法(A-3.VLSI設計技術,一般講演)
- セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- CMOS論理セルレイアウトの網羅的生成による製造時の配線欠陥最小化手法(VLSIの設計/検証/テスト及び一般配置配線)
- CMOS論理セルレイアウトの網羅的生成による製造時の配線欠陥最小化手法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- CMOS論理セルレイアウトの網羅的生成による製造時の配線欠陥最小化手法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- CMOS論理セルレイアウトの網羅的生成による製造時の配線欠陥最小化手法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- CMOS論理セルレイアウトの網羅的生成による製造時の配線欠陥最小化手法
- リング型バッファチェインとリングオシレータの共有構造を用いた完全デジタル型PMOS/NMOSプロセスばらつきモニタ回路 (集積回路)
- リング型バッファチェインとリングオシレータの共有構造を用いた完全デジタル型PMOS/NMOSプロセスばらつきモニタ回路 (情報センシング)
- リング型バッファチェインとリングオシレータの共有構造を用いた完全デジタル型PMOS/NMOSプロセスばらつきモニタ回路(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- A-3-6 VLSIの配線パターンの網羅的生成手法