ハードウェアの振舞いを考慮したスピンロックのモデル検査
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概要
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本研究では,マルチプロセッサシステムで用いられるスピンロックアルゴリズムを複数種類のメモリコンシステンシモデルを含めてモデル化し,メモリバリア命令を加えた際の排他性に関して検証を行った.近年,組込みシステム向けのハードウェア(プロセッサ)においても,高速化のために,Total Store Ordering(TSO)やPartial Store Ordering(PSO)のようなメモリコンシステンシモデルを持つものがある.メモリアクセスの順序がソフトウェアの記述と入れ替わるため,メモリバリア命令を適切に使用する必要がある.モデルを用いて検証を行った結果,適切な位置にメモリバリア命令を挿入した場合に排他性が満たされることを確認できた.PSOのモデルでプロセッサ数が2個の条件での検証では,状態数は1.8×10<sup>9</sup>であった.
- 2011-05-10
著者
-
本田 晋也
名古屋大学大学院情報科学研究科附属組込みシステム研究センター
-
高田 広章
名古屋大学大学院情報科学研究科附属組込みシステム研究センター
-
高田 広章
豊橋技術科学大学
-
高田 広章
名古屋大学
-
高田 広章
名古屋大学大学院情報科学研究科
-
高田 広章
豊橋技科大
-
一場 利幸
名古屋大学大学院情報科学研究科
-
高田 広章
名古屋大学大学院情報科学研究科附属組込みシステム研究センター|名古屋大学大学院情報科学研究科情報システム学専攻
-
高田 宏章
豊橋技術科学大学情報工学系
-
高田 広章
名古屋大学 大学院情報科学研究科
-
高田 広章
名古屋大 大学院情報科学研究科 組込みシステム研究セ
-
本田 晋也
名古屋大学大学院情報科学研究科
-
加藤 寿和
名古屋大学大学院情報科学研究科
-
本田 晋也
名古屋大学
-
一場 利幸
名古屋大学
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