マルチタイミング動作並列PFD構成による低雑音Ku帯PLL-IC(学生研究会/一般)
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概要
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PLLの出力位相雑音を低減するには,位相周波数比較器(PFD)を並列化する構成が有効である.しかし,並列化した回路で発生する雑音に相関かあると,位相雑音低減量は理論値に比べて劣化する.ここでは,並列化したPFDを異なるタイミングで動作させることにより,低雑音化の効果を高めるPLLを提案する.提案構成のPLL-ICを,0.18μm SiGe BiCMOSプロセスを用いて試作し,Ku帯にて実測した結果,単純な並列PFD構成に比べて,位相雑音低減効果が高いことを確認した.
- 社団法人電子情報通信学会の論文
- 2010-02-25
著者
-
小牧 昌彦
三菱電機株式会社
-
末松 憲治
三菱電機株式会社情報技術総合研究所
-
下沢 充弘
三菱電機株式会社
-
堤 恒次
三菱電機株式会社
-
高橋 貴紀
三菱電機株式会社
-
末松 憲治
三菱電機株式会社
-
末松 憲治
東北大学電気通信研究所ブロードバンド工学研究部門
-
下沢 充弘
三菱電機株式会社情報技術総合研究所
-
堤 垣次
三菱電機株式会社
-
堤 恒次
三菱電機
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