強制振動モデルを用いたFET発振回路の位相雑音解析(学生研究会/一般)
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概要
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強制振動モデルを用いてFET発振回路の位相雑音を解析する.FET発振回路としてハートレー形発振回路を取り上げ,そのドレイン・ソース間に雑音源を置いて,負荷抵抗に出力される雑音電力を求める.雑音源は短時間においては周期的と仮定することで,強制振動モデルを用いて解析を行うことが可能となる.出力雑音電力に能動Qを適用することで,Leesonの式に帰着される事を示す.他の発振回路トポロジでも同様な結果が得られることを確認している.
- 2010-02-25
著者
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