最適設計による高速かつ小規模なディジタル比較回路(研究速報)
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概要
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各けたの比較結果を本状に接続する構成を有するディジタル比較回路の第0ステージの最適化,及び,ゲートサイジング,バッファ(インバータ)の挿入等の改善を施した64ビットディジタル比較回路について述べる.従来ディジタル比較回路に比べ回路規模や遅延の改善が確認できた.
- 2007-09-01
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