低消費電力全加算器
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概要
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パストランジスタを用いる回路において, 以前からの問題であったしきい値電圧による出力信号の電圧低下を, 基板バイアス効果を抑制することによって改善する方法を提案する. 出力信号の電圧低下の減少により, 出力バッファでの消費される電力の低減も期待できる. 提案する方法について, パストランジスタを使用しているSERF全加算器[1]を用いて評価を行った. HSPICEによるシミュレーションの結果により, 従来回路における特定の入力信号による不正常出力信号が正常出力信号に改善できた. 更に, 従来回路と比較して消費電力, 遅延の減少が確認できた.
- 社団法人電子情報通信学会の論文
- 2005-10-01
著者
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