コンパクトなハミング重み比較回路(研究速報)
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概要
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"0"と"1"を含む数列間のハミング重みを比較するコンパクトな回路を提案する.266トランジスタのみで64ビットのハミング重み比較回路が構成でき,HSPICEのシミュレーション結果より,従来回路と同様の0.8μm CMOSプロセスを用いた場合の最大遅延は4.5[ns]である.
- 社団法人電子情報通信学会の論文
- 2007-10-01
著者
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