ハードウェアによる通信プロトコル処理の検討(2)
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概要
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伝送路の高速化に伴い、レイヤ2〜4層の通信プロトコル処理性能によるボトルネックが問題となっている。筆者らは新しいプロトコル処理ハードウェア・アーキテクチャとして、CAM(連想メモリ)を用いた状態遷移制御部、およびFPGA(Field Programmable Gate Alleys)などのプログラマブルゲートアレイで構成されるハードウェア・プロセス実行部を持つHFPP(Highspeed and Flexible Protocol Processor)を提案した。AAL(ATM Adaptation Layer)の一つであるSSCOP(Q.2110)を実装した場合においては、送信/受信処理を二つのマイクロプロセッサ(約10MIPS)で並列に処理する構成と比較して、約80倍の性能を得られる可能性があることを示した。本稿では、HFPP内ハードウェア・プロセス実行部のハードウェア・プロセス(以下、HP)の単位に関しての考察と、SSCOPを実装した場合のHFPPのハードウェア量について報告する。
- 社団法人電子情報通信学会の論文
- 1995-09-05
著者
-
松田 和浩
Ntt情報流通プラットフォーム研究所
-
松田 隆男
NTTネットワークサービスシステム研究所
-
松田 和浩
NTTネットワークサービスシステム研究所
-
松田 隆男
日本電信電話株式会社NTTネットワークサービスシステム研究所
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