フローティングゲートMOS回路技術にキャパシタンス切り離し手法を用いた低消費電力CDMAマッチトフィルタ(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
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概要
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フローティング・ゲートMOS回路技術を用いて低消費電力・省面積のCDMAマッチトフィルタを開発した.演算アルゴリズムを見直すことにより1クロックで全ての演算を実現する新たな相関演算方式を開発した.また演算に参加するカップリングキャパシタの数を半分にすることでキャパシタンスの充放電にかかる消費電力を削減し,低消費電力動作を実現した. 0.35-μmCMOSプロセス技術を用いてチップ長31および255のマッチトフィルタを設計・試作し,電源電圧3Vにおいてサンプリングレート5MS/s,消費電力6mWで動作することを確認した.また,面積は約1mm^2と,従来報告されているものに比べて省面積を実現している.
- 社団法人電子情報通信学会の論文
- 2003-08-14
著者
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