フローティングゲートMOS CDMAマッチトフィルタにおける擬似並列マルチパス検出アーキテクチャ(VLSI回路,デバイス技術(高速,低電圧,低電力))
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概要
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CDMAマッチトフィルタを用いて高速で柔軟なマルチパス検出を可能にするため、受信信号系列とPN符号系列に対して擬似並列マッチングを行うアーキテクチャを開発した。このアーキテクチャにより、大幅なハードウェア量削減を実現しつつ、完全並列マッチングと等価なパフォーマンスを実現することが可能である。また本アーキテクチャの実現可能性を実証するために、フローティングゲートMOS技術を用いて試作した255チップ相関長のマッチトフィルタの詳細な機能評価を行った。その結果、512チップ相関長、サンプリングレート4MSample/secおよびQPSKによるデータ転送という前提で、本アーキテクチャを実装することにより15.5mWの消費電力、チップ面積は2mm^2となることが分かった。
- 社団法人電子情報通信学会の論文
- 2004-08-12
著者
-
山崎 俊彦
東京大学大学院情報理工学系研究科電子情報学専攻
-
柴田 直
東京大学大学院工学系研究科都市工学専攻
-
山崎 俊彦
東京大学大学院新領域創成科学研究科
-
中山 友之
東京大学大学院新領域創成科学研究科
-
柴田 直
東京大学大学院工学研究科電気系工学専攻
-
山崎 俊彦
東京大学大学院情報理工学研究科電子情報学専攻
-
山崎 俊彦
東京大学大学院情報理工学研究科
-
山崎 俊彦
東京大学大学院情報学環・情報理工学系研究科
-
山崎 俊彦
東京大学大学院学際情報学府
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