FPGAの接続部構造に関する一考察

概要

論文の詳細を見る
FPGAは, 複数のプログラム可能部分回路(論理セル)を, 複数のプログラム可能配線資源(論理セルバス:論理セル間信号線の集合)で接続して論理を実現するLSIである。論理セル入出力端を論理セルバスに接続する部分回路を接続部という。従来より, 全論理セル入力端を任意の論理セル間信号線に接続できる接続部が研究されている。FPGAチップは, その多くの領城をプログラムスイッチ(以下PS)が占める。近年, FPGAが実現できる回路規模と動作速度は増しているが, それ以上の割合でFPGA中のPS数が増加している。接続部中の信号線に接続されたPLS数のばらつきは, 伝搬信号の遅延にスキューを発生させる。よって大規模高速FPGAを構成するには, この接続部のPS数を削減し, PS数ばらつきを最小化する必要がある。本稿では, FPGAで論理を実現する際, 全論理セル入力が使われることは少ないことに着目し, 少ないPS数および, 最小PS数ばらつきの接続部を構成する方法について述べる。
社団法人電子情報通信学会の論文
1997-03-06