メモリアクセスを低減する96並列データ駆動型ニューロエンジン
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概要
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ニューロチップを各種応用に適用するためには、大規模なネットワークを扱うことが可能で、尚且つ高速演算可能なチップが必要である。そこで今回我々は、メモリアクセスネックを解消し高速動作を実現するため、シナプス係数メモリへのアクセスとニューロ演算を削減可能な新ニューロチップアーキテクチャを提案し、これに基づいたテストチップを試作・評価したので以下に報告する。
- 社団法人電子情報通信学会の論文
- 1995-03-27
著者
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藤田 修
Nttシステムエレクトロニクス研究所
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相原 公久
NTTネットワークサービスシステム研究所
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内村 国治
NTT入出力システム研究所
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相原 公久
NTT LSI 研究所
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藤田 修
NTT LSI 研究所
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内村 国治
NTT LSI 研究所
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