メモリアクセスを低減する新アーキテクチャに基づく96並列データ駆動型ニューロエンジン
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概要
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ニューラルネットワークの膨大な演算を計算精度の劣化なしに高速に実行するため、シナプス係数メモリへのアクセスとニューロ演算を大幅に削減可能な新アーキテクチャを開発した。96個の22ビットデータ駆動型プロセッシング・ユニットと12,288個のシナプス係数(16ビット精度)を保持可能なメモリを搭載した試作チップで、ピーク処理速度30GCPSの性能を確認した。パターン認識応用例では、演算量およびメモリのアクセス回数が従来法の0.87%に削減されることを確認した。この時の実効的な処理速度は18GCPSであった。
- 社団法人電子情報通信学会の論文
- 1995-04-27
著者
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藤田 修
Nttシステムエレクトロニクス研究所
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相原 公久
NTTネットワークサービスシステム研究所
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内村 国治
NTT入出力システム研究所
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相原 公久
NTT LSI 研究所
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藤田 修
NTT LSI 研究所
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内村 国治
NTT LSI 研究所
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