逐次的ルーティングに基づく多項式時間のアレー再構成
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概要
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本報告では, 2行2列の予備プロセッサをもつ1-1/2トラックスイッチアレーの再構成法について論ずる.多項式時間の逐次的ルーティングに基づく再構成の再構成率を改善するために, 二つの方法について考える.第1の方法は, 論理アドレスのマッピングを行う際に, マッピング先となる物理アドレスを調べる順番を考慮するというものである.ここでは, 10通りの優先順位の付け方を考え, シミュレーションにより効果的な優先順位を示す.第2の方法は, マッピング時に以降でのマッピングの行き詰まりを予測するというものである.アレーサイズがN×Nの時, 時間計算量はN倍増加するが, その有効性がシミュレーションにより示される.
- 2000-11-23
著者
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宮島 廣美
鹿児島大学大学院理工学研究科
-
重井 徳貴
鹿児島大学大学院理工学研究科
-
重井 徳貴
島根大学総合理工学部
-
宮島 廣美
鹿児島大学 大学院 理工学研究科
-
重井 徳貴
鹿児島大学 大学院 理工学研究科
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