ゲートサイジングによる回路の最適化

概要

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同じ機能で駆動力が異なるセルが数種類ずつ用意されているライブラリを用いた回路設計では、ゲートの駆動力の選択により、タイミング、面積および消費電力などの項目について色々なヴァリエーションを持った回路を作ることができる。例えば、クリティカルパス上のゲートには駆動力が大きくて速いセルを使い、クリティカルでないパス上のゲートではタイミング制約が許す範囲内で面積が小さく消費電力が少ないセルを使うことによって、動作速度はそのままで、面積および消費電力最小の回路が得られる。しかし、セル交換に伴ってクリティカルパスが変動するため、全体のタイミング制約を満たす最適セル選択を見つけることは困難である。本手法は、LP(Linear Programming)を用いて、大規模回路に対して、大局的観点から最適セル選択を行なう。まず、回路の最長遅延時刻、最短遅延時刻、面積、消費電力に関する制約および目的関数をゲートの駆動力を変数として線形近似する。そしてこれをLPで解いて、各ゲートの最適駆動力を求める。最後に各ゲートについて、最適ゲート駆動力に合ったセルをテクノロジライブラリから選んで割り付ける。本手法は、従来のゲートサイジング[1]と異なり、最長遅延だけでなく最短遅延を扱うことにより、setup制約だけでなくhold制約を考慮できる。
一般社団法人情報処理学会の論文
1993-09-27

著者

田宮豊
(株)富士通研究所

ゲートサイジングによる回路の最適化

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