状態遷移記述を利用したテスト容易化設計手法
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概要
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ASIC技術の進歩に伴い、論理合成に対する要請が高まっており、状態遷移記述を出発点とする同期式順序回路の合成が実用化されつつある。回路合成においては、テストが問題である。現在の合成技術が適用可能な回路規模ではスキャン化のコストが大きく、非スキャンを前提とするテスト生成手法、テスト容易化手法が必要となる。本稿では状態遷移記述からのテスト容易化手法を示す。状態遷移記述で定義されない状態への対処を中心とした手法、および遷移先状態を変化させる故障への対処を考慮した手法を示し、故障検出率、付加回路量の観点から評価を行なう。
- 一般社団法人情報処理学会の論文
- 1990-03-14
著者
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