分割統治法による形式的機能検証のためのインタフェイスプロトコルに対するアサーションの分割(設計・検証, FRGAとその応用及び一般)
スポンサーリンク
概要
- 論文の詳細を見る
本稿では, ディジタルシステム設計のRT (Register Transfer)レベルにおいて, BCA (Bus Cycle Accurate)レベルでのインタフェースプロトコルに対するアサーション群をコンポーネント単位のアサーション群に分割し, それを用いて各コンポーネントの形式的な機能検証を行う方法を提案する.本手法により, 段階的設計における検証をコンポーネント単位の分割統治法により行うための, 各コンポーネントに対するインタフェイスプロトコルの制約が得られる.提案手法では, コンポーネントの入出力関係に着目し, アサーション群を分割する.例題について本手法を適用し, コンポーネント単位でのインタフェイスプロトコルの制約に対して, 満たすべき性質が検証可能であることが確認できた.
- 2005-01-25
著者
関連論文
- JPEG2000用ウェーブレット変換器のアーキテクチャ設計とその評価
- データタイプを考慮したASIP消費電力見積り手法の提案
- データタイプを考慮したASIP消費電力見積り手法の提案
- 命令インタリーブ発行機構を有するマルチスレッド向けプロセッサの提案
- 分割統治法による形式的機能検証のためのインタフェイスプロトコルに対するアサーションの分割(設計・検証, FRGAとその応用及び一般)
- 分割統治法による形式的機能検証のためのインタフェイスプロトコルに対するアサーションの分割(設計・検証, FRGAとその応用及び一般)
- 分割統治法による形式的機能検証のためのインタフェイスプロトコルに対するアサーションの分割(設計・検証, FRGAとその応用及び一般)
- モニタベース形式検証のための入力制約を考慮したモニタ回路生成手法(ハードウェア,フォーマルアプローチ論文)
- モニタベース形式検証のための入力制約を考慮したモニタ回路生成手法(プロセッサ, DSP, 画像処理技術及び一般)
- モニタベース形式検証のための入力制約を考慮したモニタ回路生成手法(プロセッサ, DSP, 画像処理技術及び一般)
- モニタベース形式検証のための入力制約を考慮したモニタ回路生成手法(プロセッサ, DSP, 画像処理技術及び一般)
- モニタベース形式検証のための入力制約を考慮したモニタ回路生成手法(プロセッサ, DSP, 画像処理技術及び一般)
- 特定用途向きプロセッサ開発システムASIP Meister
- 特定用途向きプロセッサ開発システム ASIP Meister
- 特定用途向きプロセッサ開発システムASIP Meister
- JPEG2000用ウェーブレット変換器のアーキテクチャ設計とその評価
- digitシリアル演算を用いたDSPシステム設計最適化の一手法
- digitシリアル演算を用いたDSPシステム設計最適化の一手法
- digitシリアル演算を用いたDSPシステム設計最適化の一手法
- ASIP開発システムPEAS-IIIのための命令セットレベルシミュレータの自動生成
- ASIP開発システムPEAS-IIIのための命令セットレベルシミュレータの自動生成
- パイプライン段数を考慮したASIP設計最適化の検討
- VHDLで記述されたシステム仕様のプロセスレベルでのHW/SW分割の一手法
- VHDLで記述されたシステム仕様のプロセスレベルでのHW/SW分割の一手法
- VHDLで記述されたシステム仕様のプロセスレベルでのHW/SW分割の一手法