複数の最大遅延ループを持つ非同期式回路のSDI遅延仮定を用いた縮小法(FPGA非同期,FPGA応用及び一般)
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概要
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非同期式パイプライン回路を設計する手法の一つとして,依存性グラフを用いた合成法が提案されている.この合成法は現実では起こりえない遅延変動も想定したQDI遅延モデルを採用しているため,回路規模が大きくなる問題があり,その解決策としてより現実的なSDI遅延モデルを採用し,最大遅延ループの性質を利用した規模縮小法が提案された.本稿では,最大遅延ループが複数ある場合にも適用できるようにこの手法を改良する.
- 一般社団法人電子情報通信学会の論文
- 2014-01-21
著者
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