HW/SW協調によるアノマリ検知の高速化のためのFPGA部実装

概要

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侵入検知システム (IDS) には正常な通信から識別器を作成し,逸脱した特徴をもつ未知の不正な通信や攻撃を目的とした通信を検知するアノマリ検知という手法が存在する.近年ではインターネットの普及やネットワーク接続機器の発展によりネットワークの流量が膨大なものになっている.特に大規模な組織のネットワーク監視を行う場合,処理量の多いアノマリ型 IDS では IDS の処理能力不足によってパケットを取りこぼしてしまう問題が危倶される.そこで本研究では,FPGAを用いて通信量の多いネットワーク上でリアルタイムにアノマリ検知処理を実現するため,HW/SW 協調型のシステムを提案する.提案システムでは学習/検知アルゴリズムにはパケットのペイロードに 1-gram 法を適用する PAYL アルゴリズムを採用し,正常な通信の学習データとのマハラノピス距離の計算から不正通信を検出する.本研究では,PAYL アルゴリズムでは特徴抽出部がボトルネックとなっていることを確認し,特徴抽出部を FPGA で実装して,ソフトウェアのマハラノビス距離計算部と組み合わせることにより,ソフトウェアのみで実装する場合の 10.72 倍である 5.155Gbps のスループットを実現できるという見通しを得た.
2014-06-26