機械語の複数部分を高速化するCPU密結合型ハードウェアアクセラレータ(応用設計, FPGA応用及び一般)
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概要
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本稿では,機械語プログラムの指定区間をCPUと密結合するハードウェアアクセラレータに変換する手法において,複数の区間を処理対象にするためのハードウェア構成法を提案するそれぞれの区間をハードウェアに変換してCPUに並列接続するのではなく,一つのハードウェアモジュールが複数の区間の処理を実行できる構成をとる.これにより,複数の処理の間でハードウェア資源や制御が共有できるため,ハードウェアの利用効率が良くなる.また,プログラムの複数区間が合成可能になれば,アクセラレータからのソフトウェアサブルーチンの呼び出し等,複雑な制御構造を扱うことも可能になる.
- 一般社団法人電子情報通信学会の論文
- 2013-01-09
著者
-
石浦 菜岐佐
関西学院大
-
冨山 宏之
九州大学大学院システム情報科学研究科
-
冨山 宏之
名古屋大学
-
冨山 宏之
財団法人九州システム情報技術研究所
-
神原 弘之
京都高度技術研究所
-
富山 宏之
九州大学大学院システム情報科学研究科
-
田村 真平
関西学院大学理工学部
-
冨山 宏之
立命館大学
-
佐竹 俊亮
関西学院大学理工学部
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