排他制御機構を選択できるクリティカルセクションの設計と実装

概要

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近年,マルチコア CPU の普及によって,並行プログラミングが重要になってきている.並行処理の記述では,共有メモリの排他制御が必要となるが,現状の mutex lock による排他制御手法には,記述を難しくする 2 つの問題点がある.第 1 に,アプリケーションロジック中に排他制御の記述が混在してしまう点,第 2 に,並行性を維持するために,制御区間を細かく指定する必要がある点である.後者の問題点の解決法として,Software Transactional Memory(STM) という排他制御機構が提案されているが,競合が頻繁に起こる場合の性能低下が大きく,mutex lock と STM を状況によって使い分けるのが好ましい.そこで本発表では,ロジックとクリティカルセクション,排他制御機構の 3 つを分離するシステムを提案する.提案機構は,排他制御機構に依存しないクリティカルセクションをアノテーションによって記述できるようにする.その記述に基づき,指定した排他制御機構用コードをアスペクトとして生成し,ロジックに織り込むことで排他制御を実現する.これによってユーザは,提案方式の記述を行うだけで,アプリケーションごとに適した排他制御機構を使い分けられるようになる.本発表では,提案機構の設計と実装について述べ,いくつかの実験により,排他制御機構を選択できることの有効性を示す.
2011-03-16

排他制御機構を選択できるクリティカルセクションの設計と実装

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