補間技術とバックグランド補償技術を用いた8-bit 600-MSps並列型ADCに関する研究(アナログ,アナデジ混載,RF及びセンサインタフェース回路)

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概要

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• 補間技術と巡回バックグランド補償技術を使用した並列型A/D変換器(ADC)に関して報告する.並列型ADCは分解能が上がるほど回路規模が増大し、消費電力が増加する.この問題に対し、容量補間とゲート幅補間の特長を生かした補間技術を提案し、分解能の増加による消費電力の増加を抑制した.巡回バックグランド自己補償技術は素子ばらつきによるオフセットと温度や電源電圧変動による影響を抑える.試作ADCは90-nm 1P10M CMOSプロセスで製作された.測定の結果、入力周波数500MHz、変換周波数600MSpsの際ENOBは補償技術未使用下で6.07bits、使用下で6.74bitsを達成した.1.2V電源電圧で98.5mWを消費し、FoMは1.54pJ/conversion stepを達成した.

• 2009-10-01

著者

• 白 戴和

  東京工業大学電子物理工学専攻

• 浅田 友輔

  東京工業大学電子物理工学専攻

• 宮原 正也

  東京工業大学電子物理工学専攻

• 松澤 昭

  東京工業大学電子物理工学専攻

• 松澤 昭

  東京工業大学大学院理工学研究科

• 松沢 昭

  松下電器

• 松澤 昭

  東京工業大学

• 宮原 正也

  東京工業大学大学院理工学研究科

• 白 戴和

  東京工業大学大学院理工学研究科電子物理工学専攻

• 松澤 昭

  東京工業大学大学院理工学研究科電子物理工学専攻

• 宮原 正也

  東京工業大学 大学院理工学研究科 電子物理工学専攻

• 宮原 正也

  東京工業大学

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