モバイル向け0.3mW 1.4mm^2動き検出プロセッサLSI(集積エレクトロニクス)
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概要
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動画圧縮アルゴリズムのキーとなっている動き検出は,差分絶対値和(SAD : Sum of Absolute Difference)演算により処理されるが,特に全探索手法は極めて多くのSAD演算を繰り返す必要があり,チップ面積や消費電力等の増大の要因となっている.一方,SAD演算を1/100〜1/1000に低減可能なアルゴリズムも提案されているが,多くの条件分岐等を含むため,PE (Processing Element)と呼ばれる演算ユニットの並列アレー型の専用ハードウェアでの実装は困難である.本論文では,SAD演算を効率良く実行可能な動き検出専用プロセッサアーキテクチャを提案する.本プロセッサは,5段パイプラインプロセッサをベースとし,専用のテンプレートサーチメモリ,更には,SAD演算器を組み込むことにより,1画素のSAD演算を1サイクルで実行可能としている.また,プログラム制御により,条件分岐や他の演算処理を含む複雑な動き検出アルゴリズムの実装を可能にしている.本プロセッサを0.18μmプロセスを用いてLSI試作した結果,論理ゲート15k, SRAM32kビットで,面積は1.4mm^2となり,消費電力をQCIF 15fpsで0.3mWにすることができた.また,我々の考案した超低演算量動き検出アルゴリズムを実装し,LSIテスタで動作検証した.
- 2008-05-01
著者
-
後藤 敏
早稲田大学
-
池永 剛
早稲田大学
-
平塚 誠一郎
(財)福岡県産業・科学技術振興財団
-
清水 一範
早稲田大学大学院情報生産システム研究科
-
平塚 誠一郎
(財)福岡県産業・科学技術振興財団:早稲田大学理工学研究所九州研究所
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