H.264/AVCにおけるAll-Zeroブロック検出および生成ビット数を予測可能なDCT・量子化アーキテクチャ(画像処理回路,システムオンシリコンを支える設計技術)

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概要

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• 動画像符号化標準H.264/AVCに使用される符号化手法は,従来と比べ,多数の新規予測モードが導入された.複数の予測モードの中から最適な予測モードを選択する手法としてRDO(Rate Distortion Optimization)が用いられているが,この処理は膨大な演算量が必要になる.その中でもDCT・量子化(DQ)処理,および生成ビット数の算出処理は,多くのサイクルが必要となる.RDO処理時にDQの処理が頻繁に行われるため,全体処理サイクル数が膨大になる。本稿では,高解像度アプリケーションのリアルタイム符号化を実現するために,高速DCTアーキテクチャ,および生成ビット数を早期に予測するアーキテクチャを提案するとともに,冗長な演算を削減するために,All-Zeroブロック検出アーキテクチャを提案する.提案手法を評価し,シミュレーション結果により,画質の劣化は無いに等しく,ビットレートの増加も抑えたことが確認できた.提案アーキテクチャをFPGA(Xilinx Virtex-5)で実装した結果,ゲート数は約34Kであり,100MHz動作時に,RDO処理を含むフルHD1080p(1920x1080 30fps)のリアルタイム符号化が実現可能となった.

• 2009-03-04

著者

• 國安 大樹

  徳島大学大学院先端技術科学教育部

• 岸田 智幸

  徳島大学大学院先端技術科学教育部

• 宋 天

  徳島大学大学院ソシオテクノサイエンス研究部

• 島本 隆

  徳島大学大学院ソシオテクノサイエンス研究部

• 國安 大樹

  徳島大学大学院 先端技術科学教育部

• 宋 天

  徳島大学大学院 ソシオテクノサイエンス研究部

• 島本 隆

  徳島大学大学院 ソシオテクノサイエンス研究部

• 宋 天

  徳島大学大学院

• Shimamoto Takashi

  Graduate School Of Advanced Technology And Science The University Of Tokushima

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