AESに対するCPA攻撃のシミュレーション評価
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概要
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暗号演算中の消費電力、漏洩電磁波、演算時間などの漏洩情報を攻撃の手がかりとするサイドチャネル攻撃が大きな脅威となっている。本報告では、ハードウェア実装したAESを対象として、差分電力解析(DPA:Differential Power Analysis)攻撃の一種であるCPA(Correlation Power Analysis)攻撃の耐タンパー性評価をシミュレーションにより実施した結果について報告する。CMOS論理回路の消費電力に相当する論理ゲートの状態遷移回数の時間遷移を一定の時間間隔で計測し、レジスタのハミング距離との相関係数を計算した。評価の結果、状態遷移回数計測の時間間隔を小さく設定すると秘密鍵の推定精度が低下する傾向を示す場合があることがわかった。このことは、CPA攻撃を行うための消費電力測定環境について、必ずしもハイスペックな測定器類を必要とせずに秘密鍵の推定に成功する可能性を示唆する。今回用いた回路設計段階でのシミュレーションによる耐タンパー性評価手法は、製造後の回路修正が困難であるASIC設計において特に有効であると考えられる。
- 社団法人電子情報通信学会の論文
- 2009-05-15
著者
-
山岸 明洋
NTTマイクロシステムインテグレーション研究所
-
山岸 明洋
日本電信電話株式会杜NTTマイクロシステムインテグレーション研究所
-
山越 公洋
日本電信電話株式会社
-
山越 公洋
日本電信電話株式会社nttネットワークサービスシステム研究所
-
山越 公洋
Nttマイクロシステムインテグレーション研究所
-
山岸 明洋
Ntt未来ねっと研究所:マイクロシステムインテグレーション研究所
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