メニーコア向け並列有限要素法の実装と性能評価(高性能計算)
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概要
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近年のマルチコアCPUで構成されたPCクラスタや大型並列計算機上における並列有限要素解析の実行性能を改善するためには,従来のノード間あるいはノード内CPU間だけではなく,CPU内コア間における並列効率が重要となってくる.本稿では,反復型領域分割法(DDM)に基づく並列有限要素法として,キャッシュ階層を有効活用する実装を行うことで,並列効率の改善を示す.特に,DDMの各反復において右辺問題となる部分領域問題に対して,LDL分解結果をメモリ保存して再利用するDS型,毎回LDL分解を実施するDSF型,反復法を用いるISF型を実装し,CPU内コア間並列効率を評価する.
- 社団法人情報処理学会の論文
- 2008-12-09
著者
-
河合 浩志
東京大学
-
吉村 忍
東京大学
-
吉村 忍
東大 大学院工学系研究科
-
吉村 忍
東大院
-
荻野 正雄
九州大学
-
塩谷 隆二
東洋大学
-
荻野 正雄
九州大学大学院工学研究院機械工学部門
-
荻野 正雄
九大工研
-
塩谷 隆二
東洋大学総合情報学部
-
塩谷 隆二
九州大学大学院工学研究院
-
塩谷 隆二
九大
-
吉村 忍
東京大学大学院工学系研究科システム創成学専攻
-
吉村 忍
東京大学大学院 工学系研究科システム創成学専攻
-
河合 浩志
東京大学工学系研究科システム創成学専攻
-
荻野 正雄
名古屋大学
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