AESのテーブルネットワーク型FPGA実装における耐電力解析テーブル設計法
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概要
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暗号実装時に対処が必要な脅威である電力差分解析は,暗号処理時のデバイスの消費電力を測定し,統計処理を行うことで鍵を特定する攻撃法である.本稿では,鍵の導出を困難にするソフトウェア実装方式であるテーブルネットワーク型暗号実装を,電力差分解析への対策としてハードウェア実装に適用する際のテーブル設計指針について検討し,FPGAボード実装AESを用いて行った実験結果から,その電力差分解析耐性を示す.
- 2007-12-12
著者
-
松本 勉
横浜国立大学大学院環境情報学府
-
高橋 芳夫
横浜国立大学大学院環境情報研究院
-
高橋 芳夫
NTTデータ|横浜国立大学
-
松本 勉
横浜国立大学
-
鳥越 慎
横浜国立大学大学院環境情報学府・研究院:nttデータ技術開発本部
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