断熱的ダイナミックCMOS論理回路を用いた拡張型4ビット加算/減算器集積回路
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概要
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超低消費電力基本論理回路として断熱的ダイナミックCMOS論理(ADCL)回路を用いて拡張型4ビット加算/減算器を設計し、VDEC (VLSI system Design Education center) の協力のもとでICの試作を行った。その結果、電源周波数10MHzで4ビットの加算、減算の正常な論理動作が確認できた。なお、シミュレーションでは電源周波数10MHzのとき、消費エネルギーが加算で93.67pJ、減算で118.67pJであった。これは、通常のCMOS論理回路を用いた場合と比較すると約1/10である。本論文では、駆動用電源回路として簡単な発振回路を提案し、その発振周波数と電力条件を示した。
- 社団法人電子情報通信学会の論文
- 1999-05-28
著者
-
水沼 充
山形大学工学部応用生命システム工学科
-
高橋 一清
山形大学工学部応用生命システム工学科
-
池田 鋼司
山形大学工学部電子情報工学科
-
高橋 一清
山形大
-
高橋 一清
山形大学工学部 応用生命システム工学科
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