自走式乗算器の設計

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概要

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高速乗算器の問題点は面積の大きさである。そこで、ハードウェアを有効利用することにより、性能低下を小さく抑え、面積を大幅削減する乗算器を設計した。この乗算器は、所有する乗算アレイの段数を2段にし、内部で発生させた高速クロックの制御によって繰り返し使用する。この方法により、従来と比較して乗算時間は1.6倍であるが、面積は8分の1である乗算器が実現できた。本論文では、自走式乗算器の原理、構成、動作、性能および問題点について述べる。
社団法人電子情報通信学会の論文
1993-09-16

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