組み込み用RISCプロセッサの低消費電力化の手法

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概要

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設計初期の段階から様々なローパワー対策を実施して、低消費電力高性能のRISCプロセッサを開発した。機能設計段階でパイプラインレベルのパワーシミュレータを用いた。クロックの停止機構を2重に設けてスイッチング確率を減らした。2相式シングルNMOSパストランジスタセレクタや、1相クロック式ラッチを使用してパワーを減らした。レイアウト後にパワー、スイッチング確率、容量をブロックごとに詳細に解析た結果、クロック系とブロック間信号のパワーが全体の半分以上を占めることがわかった。
社団法人電子情報通信学会の論文
1995-06-23

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